Seit einiger Zeit schon weichen die Node-Namen von den physikalischen Dimensionen ab.

Das sieht man auch ganz deutlich hier beim angeblichen 0.7 nm Node. Hier das TEM Bild von IBM:

Quelle: https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-techno...

Man sieht ganz deutlich, daß das high-k-Dielektrikum (typischerweise HfO2 mittels ALD Beschichtung bei Gate-all-around) etwa 2 nm dick ist. Die mittlere Skala zeigt 15 Atomlagen Silizium, welches eine Gitterkonstante von 5 Angström = 0.5 nm hat. 15 Atomlagen sind daher ca 7.5 nm dick, aber weil das ganze in die 111-Richtung wächst, muß man noch durch sqrt(2) teilen, also sind wir bei der Si Dicke bei etwa 5 nm, was man auch auf dem TEM Bild sieht. Das umgebende HfO2 ist ca 2 nm dick. Nichts mit "sub nm Technology". Und maximal beziehen sich diese Dicken nur auf Filmdicken, nicht auf laterale Nanostrukturen. Selbst mit high NA EUV kommt man pro Belichtung nur auf lateral 0,61*13.5 nm/0.55 = 15 nm bestenfalls. Man kann dann natürlich noch mehrfach belichten, Wasser-Immersion ist bei 13.5 nm Wellenlänge schlecht, also ist man lateral weit von 1 nm entfernt.

https://en.wikipedia.org/wiki/1_nm_process

In semiconductor manufacturing, the "1 nm process" represents the next significant milestone in MOSFET (metal–oxide–semiconductor field-effect transistor) scaling, succeeding the "2 nm" process node. It continues the industry trend of miniaturization in integrated circuit (IC) technology, which has been essential for improving performance, increasing transistor density, and reducing power consumption.

Process Gate pitch Metal pitch Year
3 nm 48 nm 24 nm 2022
2 nm 45 nm 20 nm 2025
1 nm 42 nm 16 nm 2027

The term "1 nanometer" has no relation to any actual physical feature (such as gate length, metal pitch or gate pitch) of the transistors. According to the projections contained in the 2021 update of the International Roadmap for Devices and Systems (IRDS) published by the Institute of Electrical and Electronics Engineers (IEEE), a "1 nm node range label" is expected to have a contacted gate pitch of 42 nanometers and a tightest metal pitch of 16 nanometers. The first 1 nm chips are expected to be available in 2027.[1]

DT