Oder doch das Kirchhoff'sche Beugungsintegral?

Vielleicht drückt das aus, was Du nicht in Worte fassen konntest. Die Mathematik kann das manchmal viel besser.

Kleiner Hinweis: Kontaktbelichtung (das was Du als "Schattenriss" bezeichnest) wird in der Photolithographie bei der IC Herstellung schon seit vielen Jahren nicht mehr eingesetzt. Die Masken sind weit von dem Photolack auf dem Substrat entfernt, siehe hier zB bei DUV:

Das was dort als "projection lens" bezeichnet ist, sieht in Wirklichkeit so aus:

DUV Objektiv von Zeiss aus der 1900er Serie.

Bei EUV nicht anders, nur daß dort Spiegel anstatt Linsen eingesetzt werden.

Und ob Du's glaubst oder nicht, die Maske wird auf das Substrat mit dem Photoresist abgebildet und ganz sicher muß dieses im Fokus sein, sonst ist 1/f=1/b+1/g nicht erfüllt, egal ob mit geometrischer oder Wellenoptik. Klar kann man bei NA=0.55 nicht mehr mit geometrischer Optik rechnen und muß Wellenoptik nehmen.

DT

Ich hoffe das vernünftig herüber gebracht zu haben. Das ist schwer in Worte zu fassen. Bei mir im Kopf ist das klasklar

Rainer

https://image.all-electronics.de/692401.webp?imageId=692401&width=960&height=60...

https://patents.google.com/patent/US20070283591A1/en?oq=US20070283591A1

Denn bei 13.5 nm bekommst Du kein "Licht" (fast schon soft x-ray Strahlung) mehr durch Glas, das macht (bei fused silica) spätestens bei 180 nm zu. CaF2 geht noch ein bisschen weiter runter, hat aber Doppelbrechung. Damit war nix mit dem 157 nm node.

DT

Was Du nicht alles schon gemacht hast, als ich noch in die Hosen gemacht hab! Wahrscheinlich wußte ich da noch nicht mal den Unterschied zwischen Nanometer und Angström. Respekt, großer Meister

Ich glaube das nicht, aber die USA behaupten das. Die groessen Probleme haben die Chinesen angeblich beim Nachbaune der Linesen von Zeiss!

Aber es gibt noch diese Meldung:
China's Huawei reveals chip design breakthrough amid US sanctions

https://www.reuters.com/world/asia-pacific/huawei-proposes-new-path-chip-development-am...

Das ist clever und realistisch – statt auf EUV zu warten, optimieren sie Signalwege, Interconnects und 3D-Integration, um die effektive Dichte und Performance zu steigern. Bis 2031 „1,4 nm-aequivalent“ klingt ambitioniert, aber es ist ein system-level-Ansatz, der auch im Westen (Chiplets, CoWoS etc.) immer wichtiger wird. Hat aber andere Nachteile.

mit Hilfe von ein paar Zeilen aus Deinem Folgebeitrag kann man die von Dir unkommentierte Auftaktnachricht einordnen.

"Wir im Gelben" (Anspielung auf Forist DT) sind in dem Thema nicht so bewandert wie Du.
Da ist eine Erklärung notwendig!

Trotzdem ist es kein reines Hype-Gewäsch. Die echte Nachricht ist die Nanostack-3D-Architektur: Die stapeln die Transistoren jetzt richtig vertikal und versetzt. Dadurch kommt fast die doppelte Transistor-Dichte raus im Vergleich zu ihrem eigenen 2nm-Prototyp. Das ist der eigentliche Fortschritt – nicht das Schrumpfen auf dem Papier, sondern das Umgehen der 2D-Grenzen durch echte 3D-Bauweise.

Ich habe aber noch Fragen:

Wer stellt denn die nötigen Werkzeuge her um diese Strukturen zu realisieren?
Können die Chinesen das auch?

Gruß
paranoia

Ich habe uebrigens schon 2nm Strukturen erzeugt, da hast Du noch in die Hosen gemacht. Intel ist damals aber leider einen anderen Weg gegangen.

Das sieht man auch ganz deutlich hier beim angeblichen 0.7 nm Node. Hier das TEM Bild von IBM:

Quelle: https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-techno...

Man sieht ganz deutlich, daß das high-k-Dielektrikum (typischerweise HfO2 mittels ALD Beschichtung bei Gate-all-around) etwa 2 nm dick ist. Die mittlere Skala zeigt 15 Atomlagen Silizium, welches eine Gitterkonstante von 5 Angström = 0.5 nm hat. 15 Atomlagen sind daher ca 7.5 nm dick, aber weil das ganze in die 111-Richtung wächst, muß man noch durch sqrt(2) teilen, also sind wir bei der Si Dicke bei etwa 5 nm, was man auch auf dem TEM Bild sieht. Das umgebende HfO2 ist ca 2 nm dick. Nichts mit "sub nm Technology". Und maximal beziehen sich diese Dicken nur auf Filmdicken, nicht auf laterale Nanostrukturen. Selbst mit high NA EUV kommt man pro Belichtung nur auf lateral 0,61*13.5 nm/0.55 = 15 nm bestenfalls. Man kann dann natürlich noch mehrfach belichten, Wasser-Immersion ist bei 13.5 nm Wellenlänge schlecht, also ist man lateral weit von 1 nm entfernt.

https://en.wikipedia.org/wiki/1_nm_process

In semiconductor manufacturing, the "1 nm process" represents the next significant milestone in MOSFET (metal–oxide–semiconductor field-effect transistor) scaling, succeeding the "2 nm" process node. It continues the industry trend of miniaturization in integrated circuit (IC) technology, which has been essential for improving performance, increasing transistor density, and reducing power consumption.

Process Gate pitch Metal pitch Year
3 nm 48 nm 24 nm 2022
2 nm 45 nm 20 nm 2025
1 nm 42 nm 16 nm 2027

The term "1 nanometer" has no relation to any actual physical feature (such as gate length, metal pitch or gate pitch) of the transistors. According to the projections contained in the 2021 update of the International Roadmap for Devices and Systems (IRDS) published by the Institute of Electrical and Electronics Engineers (IEEE), a "1 nm node range label" is expected to have a contacted gate pitch of 42 nanometers and a tightest metal pitch of 16 nanometers. The first 1 nm chips are expected to be available in 2027.[1]

DT

IBM Debuts World’s First Sub-1 Nanometer Chip Technology
Built with revolutionary “nanostack” 3D chip architecture, IBM’s sub-1 nm chip to propel semiconductor industry forward for the next decade

https://newsroom.ibm.com/2026-06-25-ibm-debuts-worlds-first-sub-1-nanometer-chip-techno...